Jazi Eko Istiyanto Primary Author mixed material bibliography Yogyakarta Gadjah Mada University Press 2023 monographic id Indonesia

Text

xxvi, 252 hlm.: ilus.; 23 cm. Buku “Simulasi dan Sintesis Rangkaian Digital dengan Logisim dan VHDL” karya Jazi Eko Istiyanto merupakan panduan praktis yang menyajikan langkah-langkah simulasi dan sintesis rangkaian digital menggunakan perangkat lunak Logisim dan VHDL. Buku ini dirancang untuk membantu pembaca memahami konsep dasar rangkaian digital dan mengembangkan keterampilan dalam merancang dan mengimplementasikan rangkaian digital kompleks. Pada bagian awal buku ini, pembaca akan diperkenalkan dengan pengertian dasar rangkaian digital, termasuk logika dasar, gerbang logika, dan flip-flop. Selanjutnya, pembaca akan diajarkan tentang penggunaan perangkat lunak Logisim untuk melakukan simulasi rangkaian digital. Buku ini menyajikan contoh-contoh kasus yang dapat digunakan untuk memperkuat pemahaman pembaca tentang simulasi rangkaian digital. Selain itu, buku ini juga membahas tentang penggunaan bahasa pemrograman VHDL untuk mengimplementasikan rangkaian digital ke dalam perangkat keras. Pembaca akan diperkenalkan dengan konsep dasar VHDL dan cara mengimplementasikan rangkaian digital menggunakan bahasa pemrograman ini. Buku ini memberikan contoh-contoh kasus yang dapat digunakan sebagai panduan dalam mengembangkan keterampilan sintesis rangkaian digital menggunakan VHDL. RANGKAIAN DIGITAL Elektronika 621.38159786233591331 PERPUSTAKAAN U.M.S.I.D.A Universitas Muhammadiyah Sidoarjo 621.3815 Ist s 000033559 Koleksi Kampus 2 621.3815 Ist s 000033560 Koleksi Kampus 2 621.3815 Ist s 33559.gif.gif 64708 2023-08-30 09:43:34 machine generated